2nm時代の切り札！IntelやTSMCがこぞって採用する「裏面給電（BSPDN）」は何が凄いのか？

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スマートフォンやAIサーバーの心臓部である半導体チップは、これまで「より微細にトランジスタを作り込むこと」で性能を伸ばし続けてきました。しかし、3nmや2nmといった原子数十個分の領域に突入した現在、トランジスタそのものよりも「トランジスタへ電力を届ける配線」が限界を迎えるという深刻な壁に直面しています。

この物理的限界を打ち破るブレイクスルーとして、世界中の半導体エンジニアから熱狂的な注目を浴びているのが「裏面給電ネットワーク（BSPDN: Backside Power Delivery Network）」です。Intelが「PowerVia」、TSMCが2nm世代以降の「A16」プロセスで導入を急ぐこの技術は、半導体の常識を文字通り「裏返す」大革命を起こそうとしています。

なぜ従来の「表面給電」は限界を迎えたのか？

これまでの半導体製造では、シリコン基板の表面にトランジスタを形成した後、その上に何層もの金属配線（メタル層）を積み上げていく構造（BEOL: Back End of Line）が採られていました。先端半導体の設計思想や微細化の歴史については、2nm半導体・GAA・先端パッケージング関連技術書籍などで解説されている通り、微細化とともに配線層は15層〜20層にも及んでいます。

しかし、トランジスタが小さくなるにつれて、配線の断面積も極限まで細くなります。配線が細くなると電気抵抗が急増し、次の2大問題が顕在化しました。

• ⚠️1. IRドロップ（電圧降下）：配線抵抗によってトランジスタに到達するまでに電圧が落ちてしまい、動作が不安定になる。
• ⚠️2. 配線混雑（RC遅延）：限られた表面スペースを電源線とデータ信号線が奪い合い、信号の伝達遅延やクロストークノイズが発生する。

もはや「上から全部押し込む」構造では、トランジスタ自体のスイッチング速度を上げても、配線のボトルネックでチップ全体の性能が頭打ちになっていたのです。

BSPDNの仕組み：ウエハをひっくり返して裏から給電する

そこで考案されたのが、「電源線と信号線の住み分け」です。データ通信用の信号線はこれまで通りチップ表面に配置し、太くて抵抗の少ない電源供給配線はウエハの裏面にまるごと逃がすという大胆なアプローチです。

この裏面給電を実現するためには、トランジスタ層を形成したウエハに別のキャリアウエハを貼り合わせ、シリコン基板を裏側からマイクロメートル単位以下まで研磨・薄膜化し、高精度なナノ貫通ビア（Through-Silicon Via: TSV）を開けて裏面電極と接続するという、極めて精密な製造プロセスが要求されます。

世界規模での先端プロセス競争や各国のファウンドリ戦略を俯瞰したい方には、半導体業界・産業構造の解説書籍が一連のメガトレンドを掴む大きな助けになります。

Intel PowerVia vs TSMC A16：各社の覇権争いと熱問題

裏面給電の実用化において、Intelは「PowerVia」と名付け、トランジスタ構造をGAA（RibbonFET）へ移行させる前に裏面給電だけを先行検証するアグレッシブな戦略を取りました。テストチップでは、電圧降下が大幅に改善し、動作周波数が6%以上向上、標準セルの利用率が90%以上に達したと報告されています。

一方のTSMCは、2026年後半の量産を予定する2nmクラスの「A16」プロセスにおいて、NanoFlex GAAトランジスタと裏面給電（Super Power Rail: SPR）を組み合わせて投入する構えです。

まとめ

裏面給電ネットワーク（BSPDN）は、トランジスタの縮小だけに頼ってきた従来の微細化競争に「3次元的な配線の再配置」という新たな次元をもたらしました。

これにより、次世代のスマートフォン向けSoCやAIアクセラレーターは、消費電力を増やさずにさらなる高クロック化と小型化を実現できるようになります。2026年から2027年にかけて登場する最新デバイスに、この裏面給電技術がどのように息づいているか、ぜひ注目してみてください。