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生成AIの爆発的な普及に伴い、世界中のAIデータセンターはかつてない「電力と熱の壁」に直面しています。最新のAIクラスタでは、数万個のGPUを相互接続して巨大な分散学習を行いますが、実は消費電力のかなりの割合が**「チップ同士を結ぶ銅配線（電気信号）の伝送損失」**によって熱として失われていることをご存知でしょうか。
電気信号を高周波で遠くまで飛ばそうとすると、表皮効果や誘電体損失によって信号が急速に減衰し、それを補正するためのリタイマーやイコライザーが莫大な電力を食いつぶします。この物理的限界を打ち破る切り札として、半導体業界の巨頭たちが総力を挙げて開発を加速させているのが「シリコンフォトニクス（Silicon Photonics）」と「CPO（Co-Packaged Optics：共同パッケージ化光技術）」です。
この記事のポイント
- 銅配線による電気通信が直面した「高周波減衰」と「電力の壁」の正体
- シリコンウエハ上に光回路（導波路・変調器・受光素子）を作り込むシリコンフォトニクスの原理
- 従来のプラガブル光モジュールを過去にする「CPO」の超近接集積パッケージング構造
- TSMC（COUPE）、NVIDIA、Broadcom、Intelが主導するサプライチェーンの地殻変動
1. 銅配線（電気信号）が迎えた物理的限界
半導体内部のトランジスタが微細化されても、基板（PCB）上を走る銅配線の物理法則は変わりません。通信速度が1レーンあたり112Gbps、224Gbpsへと跳ね上がるにつれて、電気信号はわずか数十センチ進むだけで激しく減衰し波形が崩壊します。
この信号劣化を防ぐため、従来はサーバーラック内に「リタイマーチップ」を多数配置し、フロントパネルの「プラガブル光トランシーバ（QSFP-DDやOSFP）」までなんとか電気で引っ張っていました。しかし、この構造では**スイッチやGPU全体の消費電力の30%以上が光トランシーバと基板伝送だけで消費される**という本末転倒な事態に陥っていたのです。
- ⚠️表皮効果の悪化：超高周波になるほど電流が導体の表面しか流れず、実効抵抗が急上昇して猛烈な熱を発する。
- ⚠️PCB基板の誘電損失：基板材料をどんなに高級にしても、ギガヘルツ帯の電気エネルギーが熱として逃げてしまう。
- ⚠️I/Oピン密度と配線混雑：巨大なGPUパッケージの外周から数万本の銅配線を引き出すことが物理的に不可能になりつつある。
光通信と半導体の融合技術を基礎から深く体系的に理解したい方には、光電融合・フォトニクス技術の基礎と応用解説書などで導波路理論や光変調器の物性を俯瞰しておくことが非常に有益です。
2. シリコンフォトニクスとは？光をシリコンチップで制御する
光ファイバーによる光通信そのものは何十年も前から存在しますが、従来の光部品は高価な化合物半導体（InPやGaAsなど）を職人的に組み立てる必要があり、量産性とコストに大きな課題がありました。
そこで生まれたのがシリコンフォトニクスです。世界中の巨大半導体工場（ファウンドリ）が持つ既存のCMOS製造プロセスをそのまま流用し、シリコンウエハの上に**ナノメートル単位の「光の通り道（光導波路）」や「光スイッチ（光変調器）」**を大量かつ超高精度に作り込みます。
| 光素子名 | 役割 | 仕組み・特徴 |
|---|---|---|
| シリコン光導波路 | 光の配線（光路） | シリコンと酸化膜の屈折率差を利用し、光をチップ内で自在に曲げて通す |
| マッハツェンダー変調器（MZM） | 電気信号を光信号に変換 | 光を2手に分け、電界による位相差で干渉させて「0/1」の明滅を作る |
| マイクロリング共振器 | 超小型な波長合分波・変調 | 微小なリング構造で特定波長の光だけを共振させ、超高密度なWDM（波長多重）を実現 |
| ゲルマニウム受光素子（PD） | 光信号を電気信号に復元 | シリコン上にゲルマニウム層を結晶成長させ、光子を電子に高速変換 |
さらに現在、半導体業界全体の地政学やファウンドリ戦略を追う上では、半導体業界・産業構造の解説書籍などを一読しておくと、TSMCやIntelがなぜパッケージング技術を最大の競争軸に据えているのかが立体的に見えてきます。
3. CPO（Co-Packaged Optics）の破壊力：光エンジンをチップに直付け
シリコンフォトニクスで作られた光チップ（PIC：Photonic Integrated Circuit）を、どこに配置するのか。その究極の形態が**CPO（Co-Packaged Optics）**です。
従来の方式では、GPUから基板上の長い銅配線を経由してサーバー前面の光トランシーバまで数インチ以上の電気伝送が必要でした。しかしCPOでは、**GPUやスイッチASICと全く同一のパッケージ基板（インターポーザ）上に、光エンジン（PIC）を直接ミリ単位の距離で並べて配置**します。
電気信号で走る距離が「数十センチ」から「数ミリメートル」へと100分の1に激減するため、信号損失と発熱がほぼ消滅し、システム全体の通信消費電力を30%以上削減できます。
TSMCはこれを実現するため、「COUPE（Compact Universal Photonic Engine）」と呼ばれる先端3Dパッケージング技術を発表しました。電気ダイ（EIC）の上に光ダイ（PIC）をTSV（シリコン貫通電極）で真上に垂直積層することで、極小の寄生容量と圧倒的な広帯域を両立させています。先端の積層技術やGAAトランジスタの詳細は2nm半導体・GAA・先端パッケージング関連技術書籍でも詳しく解説されています。
4. CPO普及に向けた最大の技術的難所：レーザー熱死問題
これほど理想的なCPOですが、実用化を阻む最大の技術的落とし穴が存在します。それが「半導体レーザー光源の発熱耐性」です。
💡 爆熱のGPUチップ横にレーザーを置くと即座に発光効率が失われる
GPUはフル稼働時に80℃〜90℃以上の高温になります。しかし、光の根源となる化合物半導体レーザー（InPレーザーダイオード）は熱に極めて弱く、温度が上がると急激に発光効率が低下し、寿命も縮んでしまいます。さらに、故障した際に巨大なGPUごと丸ごと交換しなければならないメンテナンス上の問題もあります。
このため現在の業界標準では、レーザー光源だけを熱源から離れた外部モジュール（ELS：External Laser Source）としてフロントパネル等に逃がし、光ファイバーでチップ内のPICに光を給電するアーキテクチャが主流となっています。
まとめ
ムーアの法則の鈍化が叫ばれる中、半導体の性能向上を牽引する主役は「微細化」から「パッケージングと光電融合」へと完全に移行しました。シリコンフォトニクスとCPOの進化は、AIデータセンターの電力限界を打破し、次世代スーパーコンピューティングを支える中核インフラとなります。
電気から光へ。シリコンチップの中で光子が飛び交う新時代のアーキテクチャから、今後も目が離せません。
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